ПЛИС Xilinx семейства Virtex

Конфигурирование микросхемы FPGA через порт периферийного ска­нирования доступно всегда, независимо от значения этого кода. Задание кода отключает другие режимы. Все три контакта режима конфигурирова­ния имеют внутренние «подтягивающие» резисторы и по умолчанию задают, таким образом, состояния высокого логического уровня, если отсутствуют внешние подключения.

6.1.1. Подчиненный последовательный резким

В этом режиме FPGA принимает конфигурационные данные в последо­вательной форме от последовательного ПЗУ или от другого источника по­следовательных конфигурационных данных.

Данные последовательного битового потока (bitstream) должны быть установлены на входе DIN незадолго до появления нарастающего фронта сигнала, генерируемого внешним источником и подаваемого на вход CCLK.

Несколько микросхем FPGA могут быть соединены в цепочку для кон­фигурирования от единого внешнего источника конфигурационных дан­ных. После того как одна из микросхем сконфигурирована, данные для следующей появляются на выходе DOUT. Изменение данных на выходе DOUT происходит после нарастающего фронта сигнала на входе CCLK.

Процесс стробирования данных, подаваемых на вход DIN по нарастаю­щему фронту CCLK, отличается от аналогичного процесса в старых се­мействах микросхем FPGA, но это не приводит к возникновению проблем для смешанных конфигурационных цепочек. Такое изменение сделано для увеличения скоростей последовательного конфигурирования цепочек FPGA, состоящих только из микросхем Virtex.

На Рис. 12 изображена полная схема, совмещающая подчиненные ре­жимы и ведущий режим. FPGA Virtex, конфигурируемые в подчиненном режиме, должны быть подключены так же, как устройство, изображенное третьим слева.

Подчиненный последовательный режим выбирается заданием кода <111> на входах режима конфигурирования (М2, Ml, М0). Внутрен­ние высокоомные резисторы на режимных контактах «подтягивают» данные входы в состояние высокого логического уровня и, таким об­разом, задают этот режим по умолчанию, если выходы не имеют внешних подключений. На Рис. 13 изображена временная диаграмма для данного режима.

В Табл. 10 содержится более подробная информация для величин, при­веденных на Рис. 13. Для FPGA, соединенных в цепочку, процесс конфи­гурирования должен быть задержан до тех пор, пока на контактах всех микросхем цепочки не появится высокий логический уровень.

Таблица 10. Параметры сигналов подчиненного и ведущего режимов

6.1.2. Ведущий последовательный резким

В ведущем последовательном режиме с выхода CCLK FPGA сигнал по­дается на соответствующий вход микросхемы ППЗУ, которая передает данные на DIN-вход той же микросхемы FPGA. Прием данных в FPGA осуществляется по каждому нарастающему фронту сигнала CCLK. После полного конфигурирования микросхемы, данные для следующих уст­ройств, соединенных цепочкой, появляются на выходе DOUT после каж­дого нарастающего фронта сигнала CCLK. Данные конфигурирования, по­ступающие на все микросхемы FPGA, соединенные в цепочку, обязатель­но начинаются с блока, называемого преамбулой.

Интерфейс, поддерживающий этот режим, идентичен интерфейсу под­чиненного режима, за исключением того, что для генерации синхросигна­ла конфигурирования используется внутренний осциллятор FPGA. Часто­та для этого синхросигнала может быть выбрана из широкого диапазона значений, но по умолчанию всегда используется низкая частота. Переклю­чение на более высокую частоту происходит данными, которые распозна­ются микросхемой в самом конфигурационном потоке, после чего остав­шаяся часть потока загружается уже с новой скоростью. Переключение снова на более низкую частоту запрещается. Частота синхронизации CCLK устанавливается выбором ConfigRate в программе генерации кон­фигурационного потока. Максимальная частота CCLK, которая может быть выбрана — 60 МГц. Выбирая конкретную частоту CCLK, необходи­мо убедиться, что используемые ПЗУ и все соединенные в цепочку микро­схемы FPGA рассчитаны на конфигурирование в таком темпе.

После включения питания, частота CCLK равна 2.5 МГц. Эта частота ис­пользуется до момента загрузки битов ConfigRate, после чего частота меня­ется на новое значение, определенное этими битами. Если в проекте не за­дается другая частота, то используемая по умолчанию частота равна 4 МГц.

На Рис. 12 показана полная система, содержащая кристалл в ведущем и кристалл в подчиненном режимах. В этой схеме крайнее левое устройст­во работает в ведущем последовательном режиме. Остальные устройства работают в подчиненном последовательном режиме. На вход микросхемы ППЗУ подается сигнал с контактов микросхемы FPGA. Аналогично, на вход — с выхода DONE. При этом в зависимости от выбранной стартовой последовательности существует конфликт потенци­алов на контакте DONE.

1	2	3	4	5	6	7	8	9	10	11	12	13	14	15