
	Главная Схемы Документация Студентам Программы Поиск Top50

Поиск по сайту

Навигация

Главная

Схемы

Документация

Файлы

Информация

Студентам

Студентам > Рефераты > Вычислительные машины и системы

Вычислительные машины и системы

Страница: 12/12

Можно выделить следующие наиболее часто употребляемые на

данный момент типы логических элементов:

- транзисторно-транзисторная логика с диодами Шотки (ТТЛШ);

- КМОП-логика (логика на базе комплементарных полевых тран-

зисторов со структурой металл-окисел-полупроводник);

- КМДП-логика (логика на базе комплементарных полевых тран-

зисторов со структурой металл-диэлектрик-полупроводник);

- интегральная инжекционная логика (ИИЛ, И 52 0Л, I 52 0L).

Следует отметить также некоторые типы элементов, которые в

данный момент уже не применяются в новых разработках вследствие

низкого быстродействия или большой рассеиваемой мощности.

- резисторно-транзисторная логика (РТЛ, RTL);

- резисторно - конденсаторная транзисторная логика (РКТЛ,

RCTL);

- диодно-транзисторная логика (ДТЛ, DTL);

- транзисторно-транзисторная логика (ТТЛ, TTL);

- транзисторная логика с эмиттерными связями (ЭСЛ, TECL).

- транзисторная логика с непосредственными связями (DCTL).

- МОП-логика;

- МДП-логика (MDS).

ПЕРВЫЙ СЕМЕСТР

ЛЕКЦИЯ N 9

2ЭЛЕМЕНТЫ И УЗЛЫ ЭВМ

═══════════════════

2ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ

Электронную схему, выполняющую какие либо операции над одним

машинным словом, называют 2узлом 0 ЭВМ. Многие узлы ЭВМ строятся на

базе логических элементов.

Общие требования к проектируемому устройству:

- устройство должно полностью соответствовать своему функци-

ональному назначению, т.е. выполнять заданные в ТЗ функции;

- быстродействие, энергопотребление, надежность, устойчи-

вость к вредному воздействию окружающей среды (температура, влаж-

ность, давление, вибрация, удары, статическое электричество,

внешние магнитные поля, электромагнитные помехи и пр.) должны со-

ответствовать заданным в ТЗ параметрам;

- устройство должно быть максимально простым, чтобы обеспе-

чить высокое быстродействие и надежность, а также низкую себесто-

имость.

Если устройство проектируется на базе нескольких различных

наборов логических элементов, особенно в случае различной техно-

логии изготовления (ТТЛ и ТТЛШ, ТТЛ и КМОП, ТТЛ и ЭСЛ и т.п.),

необходимо тщательно проверить эти наборы на совместимость во

всем рабочем диапазоне температур и на отсутствие состязаний в

спроектированной схеме.

Требуется проверить:

- соответствие по номинальному напряжению питания;

- соответствие по входным и выходным характеристикам логи-

ческих элементов, особенно по уровням 0 и 1;

- соответствие элементов по быстродействию;

- соответствие по переходным процессам.

1Основные характеристики логических элементов

2Амплитудная передаточная характеристика 0 U 4вых 0= 4 0f(U 4вх 0) опре-

деляет формирующие свойства логического элемента, его помехоус-

тойчивость, амплитуду и уровни стандартного сигнала. Вид характе-

ристики зависит от типа логического элемента (ЭСЛ, ТТЛ и т.д.) и

может изменяться в определенных пределах в зависимости от разбро-

са параметров схем, изменений напряжения питания, нагрузки и тем-

пературы окружающей среды.

2Входная характеристика 0 I 4вх 0 = f(U 4вх 0) и 2выходная характеристи-

2ка 0 U 4вых 0 = f(I 4вых 0) позволяют определить нагрузочную способность

элемента, режим его работы и способ согласования переходных про-

- 2 -

цессов в линиях связи.

2Импульсная (динамическая) помехоустойчивость 0 - это зависи-

мость допустимой амплитуды импульсной помехи от ее длительности

U 4пом 0 = f(t 4пом 0).

2ТРИГГЕРЫ

Практически все устройства ЭВМ совмещают функции переработки

и хранения информации. Неотъемлемая часть таких устройств - эле-

мент памяти. В арифметических и логических устройствах для хране-

ния информации чаще всего используют элемент с двумя устойчивыми

состояниями - 2триггер 0.

Структуру триггера можно представить в виде запоминающей

ячейки и схему управления:

┌─ ── ── ── ── ── ── ── ── ┐

┌───────┐ 4S 0 ┌────────┐

E 41 0 ───┴─┤ Схема ├─────┤ Запоми-├─┴─── Q

C ─────┤ управ-│ 4R 0 │ нающая │ 4 _

E 42 0 ───┬─┤ ления ├─────┤ ячейка ├─┬─── Q

└───────┘ └────────┘

└─ ── ── ── ── ── ── ── ── ┘

4_ 0 2Запоминающая ячейка 0 - это схема, которая имеет два выхода Q

и Q 4, 0 сигналы на которых всегда противоположны (если на одном 0,

то на другом 1), и два входа - вход установки S (set) и вход

сброса R (reset).

2Переключающий 0 сигнал по входу S устанавливает запоминающую

ячейку в состояние "1", а по входу R - в состояние "0". В зависи-

мости от типа элементов, из которых построена запоминающая ячей-

ка, переключающим сигналом может являться либо "0", либо "1". За-

поминающую ячейку называют также 2 асинхронным RS-триггером 0.

2Схема управления 0 преобразует информацию, поступающую на вхо-

ды E 41 0 и E 42 0 в сигналы, которые подаются на установочные входы за-

поминающей ячейки. В некоторых схемах выходные сигналы триггерра

поступают на вход схемы управления - на рисунке эти соединения

показаны пунктиром.

Как правило, триггеры, применяемые в потенциальной системе

элементов, имеют еще один вход - вход для синхронизирующих сигна-

лов C. Импульсы, поступающие на вход C, не несут логической ин-

формации, но определяют момент приема триггером входной информа-

ции.

- 3 -

1Классификация триггеров

В основу классификации триггерных устройств положены два ос-

новных признака: функциональный признак и способ записи информа-

ции в триггер.

Функциональная классификация - это классификация триггеров

по типам схем управления. По функциональному признаку различают

RS, S, R, E, T, D, TV, DV, RST и JK триггеры.

Классификация по способу записи информации характеризует

временную диаграмму работы триггера, т.е. определяет ход процесса

записи информации в триггер:

┌────────────────────────┐

│ Потенциальные триггеры │

└────────────┬───────────┘

│

┌───────────────┴──────────────┐

┌──────┴──────┐ ┌─────┴──────┐

│ Асинхронные │ │ Синхронные │

└──────┬──────┘ └─────┬──────┘

│ │

┌──────┴──────┐ ┌──────┴──────┐

┌──────┴─────┐ ┌─────┴─────┐ ┌──────┴─────┐ ┌─────┴─────┐

│С внутренней│ │Управляемые│ │С внутренней│ │Управляемые│

│ задержкой │ │уровнем │ │ задержкой │ │уровнем │

└────────────┘ │входного │ └────────────┘ │синхроим- │

│сигнала │ │пульса │

└───────────┘ └─────┬─────┘

│

┌────┴────┐

┌───┴───┐ ┌───┴───┐

│ Одно- │ │Много- │

│тактные│ │тактные│

└───────┘ └───────┘

2Временная диаграмма 0 - это диаграмма, отображающая зависи-

мость внутреннего состояния устройства, сигналов на его выходах и

протекающих в нем переходных процессов от времени и сигналов на

входах этого устройства.

Отличительной особенностью 2асинхронных 0 триггеров является

то, что запись информации в них осуществляется непосредственно в

момент поступления информационного сигнала на вход триггера.

Запись информации в 2 синхронные тактируемые 0 триггеры осущест-

вляется только при подаче разрешающего импульса ( 2синхроимпульса 0)

на синхронный вход C. Синхронные триггеры подразделяются на две

категории: триггеры, срабатывающие по переднему фронту синхроим-

пульса (" 2по 0 2уровню 0"), и триггеры, срабатывающие по заднему фронту

- 4 -

синхроимпульса (" 2по спаду 0").

Синхронные триггеры могут быть однотактными и многотактными.

Многотактные триггеры характеризуются тем, что формирование ново-

го состояния триггера завершается с поступлением n-го синхроим-

пульса. Наибольшее распространение получили двухтактные синхрон-

ные триггеры.

Законы функционирования триггеров задаются таблицами перехо-

дов или составленными в соответствии с этими таблицами логически-

ми уравнениями.

Входы триггеров обозначаются следующим образом:

C - вход синхронизации;

S (set) - вход установки триггера в 1;

R (reset) - вход сброса триггера в 0;

D (delay) - "задержка";

T (trigger) - "защелка";

J - вход установки JK-триггера в 1;

K - вход установки JK-триггера в 0;

V - управляющий вход DV-триггера.

Выходы триггеров: Q - прямой выход, Q - инверсный выход.

_Асинхронные триггеры

Асинхронные триггеры редко непосредственно используются в

цифровых схемах, однако на базе асинхронных триггеров строятся

все триггерные схемы.

1Асинхронный RS-триггер

RS-триггер имеет два информационных входа R и S. При поступ-

лении на эти входы сигналов S=1 и R=0 триггер принимает состояние

Q=1, при S=0 и R=1 состояние Q=0, а при S=0 и R=0 триггер сохра-

няет то состояние, в котором он находился до поступления на его

входы нулевых сигналов. Подача единичных сигналов на оба входа R

и S запрещена.

- 5 -

Полная таблица переходов RS-триггера:

┌────────┬────────┬────────┬──────────┐

│ Q(t) │ R(t) │ S(t) │ Q(t+1) │

├────────┼────────┼────────┼──────────┤

│ 0 │ 0 │ 0 │ 0 │

│ 0 │ 0 │ 1 │ 1 │

│ 0 │ 1 │ 0 │ 0 │

│ 0 │ 1 │ 1 │ X │

│ 1 │ 0 │ 0 │ 1 │

│ 1 │ 0 │ 1 │ 1 │

│ 1 │ 1 │ 0 │ 1 │

│ 1 │ 1 │ 1 │ X │

└────────┴────────┴────────┴──────────┘

Минимизированная таблица переходов RS-триггера:

┌────────┬────────┬──────────┐

│ R(t) │ S(t) │ Q(t+1) │

├────────┼────────┼──────────┤

│ 0 │ 0 │ Q(t) │

│ 0 │ 1 │ 1 │

│ 1 │ 0 │ 0 │

│ 1 │ 1 │ X │

└────────┴────────┴──────────┘

Логические уравнения RS-триггера имеют вид:

7( 4 ____

72 0 Q(t+1) = S(t) V R(t) 5. 0Q(t)

72 0 R(t) 5. 0S(t) = 0

Асинхронный RS-триггер на элементах ИЛИ-НЕ:

┌───┐

R ─────┤1 │

│ 7@ 0───┬── Q

┌──┤ │ │

│ └───┘ │

└─────────┐│

┌─────────┼┘

│ ┌───┐ │

└──┤1 │ │ 4 _

│ 7@ 0──┴─── Q

S ─────┤ │

└───┘

- 6 -

Условное графическое изображение такого триггера:

┌─┬───┐

──┤S│T ├──

│ │ │

──┤R│ 7@ 0──

└─┴───┘

Асинхронный RS-триггер на элементах И-НЕ:

4_ 0 ┌───┐

S ─────┤& │

│ 7@ 0───┬── Q

┌──┤ │ │

│ └───┘ │

└─────────┐│

┌─────────┼┘

│ ┌───┐ │

└──┤& │ │ 4 _

4_ 0 │ 7@ 0──┴─── Q

R ─────┤ │

└───┘

Условное графическое изображение такого триггера:

┌─┬───┐

── 7@ 0S│T ├──

│ │ │

── 7@ 0R│ 7@ 0──

└─┴───┘

или

┌─┬───┐

│ 4_ 0│ 7 0│

──┤S│ 7T 0 ├──

│ │ │

│ 4_ 0│ │

──┤R│ 7@ 0──

│ │ │

└─┴───┘

ПЕРВЫЙ СЕМЕСТР

ЛЕКЦИЯ N 10

2ТРИГГЕРЫ

1Синхронный однотактный RS-триггер

Синхронные RS-триггеры имеет на каждом входе дополнительные

схемы совпадения:

┌───┐ S ┌───┐

S ──────┤& 7@ 0──────┤& │

│ │ │ 7@ 0───┬── Q

┌──┤ │ ┌──┤ │ │

│ └───┘ │ └───┘ │

│ └─────────┐│

C ───┤ ││

│ ┌─────────┼┘

│ ┌───┐ │ ┌───┐ │

└──┤& │ 4_ 0 └──┤& │ │ 4 0 4_

│ │ R │ 7@ 0──┴─── Q

R ──────┤ 7@ 0──────┤ │

└───┘ └───┘

Если на входе C "ноль", то на выходах схемы совпадения также

будут нулевые значения при любых сигналах на входах R и S. При

поступлении синхроимпульса на вход схемы совпадения информация с

входов R и S инвертируется и передается на входы асинхронного

триггера.

Графическое обозначение синхронного однотактного RS-триггера:

┌─┬───┐

──┤S│T ├── Q

──┤C│ │ 4 _

──┤R│ 7@ 0── Q

└─┴───┘

- 2 -

Синхронный триггер может иметь дополнительные асинхронные

входы R 4а 0 и S 4а 0:

S 4а 0 ──────────────┐

4_ 0 │ ┌───┐

┌───┐ S └──┤& │

S ──────┤& 7@ 0──────┤ 7@ 0───┬── Q

│ │ ┌──┤ │ │

┌──┤ │ │ └───┘ │

│ └───┘ └─────────┐│

C ───┤ ││

│ ┌───┐ ┌─────────┼┘

└──┤& │ 4_ 0 │ ┌───┐ │

│ │ R └──┤& │ │ 4 _

R ──────┤ 7@ 0──────┤ 7@ 0──┴──── Q

└───┘ ┌──┤ │

4_ 0 │ └───┘

R 4а 0 ──────────────┘

Графическое обозначение синхронного однотактного RS-триггера

с асинхронными входами:

4_ 0 ┌─┬───┐

S 4а 0 ── 7@ 0S│T ├── Q

├─┤ │

──┤S│ │

──┤C│ │

──┤R│ │

4_ 0 ├─┤ │ 4 _

R 4а 0 ── 7@ 0R│ 7@ 0── Q

└─┴───┘

1Синхронные 0 1двухтактные триггеры

Синхронные двухступенчатые (двухтактные) триггеры построены

по принципу "master-slave" (ведущий-ведомый). Триггерная схема

состоит из двух частей-триггеров, одновременный прием информации

в которые запрещен. Для построения первой и второй ступеней ис-

пользуют однотактные синхронные триггеры. Информация передается

во вторую ступень только после ее приема в первую ступень и окон-

чания синхроимпульса, разрешающего запись информации в первую

ступень. Такая последовательность приема информации достигается

включением инвертора в цепь синхронизации для второй ступени.

- 3 -

Все двухтактные триггеры имеют следующую общую структуру:

┌─ ── ── ── ── ── ── ── ── ─┐

┌──┬────┐ ┌─┬────┐

E 41 0 ───┴────┤E 41 0│T ├─────┤S│T ├─┴─── Q

C ──────┬─┤C │ │ ┌──┤C│ │ 4 _

E 42 0 ───┬──┼─┤E 42 0│ ├──┼──┤R│ ├─┬─── Q

│ └──┴────┘ │ └─┴────┘

└─ ┼─ ── ── ── ─┼ ── ── ── ─┘

│ ┌──┐ │

└────┤ 51 0 7@ 0────┘

└──┘

Наиболее широкое применение в устройствах вычислительной

техники находят двухтактные триггеры типов RS, T, D и JK.

Рассмотрим в качестве приера схему двухтактного RS-триггера:

┌───┐ ┌───┐ Q' ┌───┐ ┌───┐

S ──────┤& 7@ 0─────┤& 7@ 0──┬──────┤& 7@ 0─────┤& 7@ 0──┬─── Q

┌──┤ 41 0│ ┌──┤ 44 0│ │ ┌──┤ 46 0│ ┌──┤ 48 0│ │

│ └───┘ │ └───┘ │ │ └───┘ │ └───┘ │


¹	²	³	⁴	⁵	⁶	⁷	⁸	⁹	¹⁰	¹¹	¹²