_WELCOMETO Radioland

Top50  











.




.








.














> >

: 1/12

TRIGERIAI IR TRIGERINĖS SCHEMOS

 

Kombinacinių loginių schemų (angl. combinational logic) įėjimų signalai vienareikšmiškai nustato jų išėjimų signalus. Šioms schemoms neegzistuoja praeitis. Tik įgijusios atmintį loginės schemos gali kaupti patirtį ir priimti protingus sprendimus. Schemoje įkūnyta atminties ląstelė tai trigeris; protingos loginės schemos trigerinės schemos. Protingi šių schemų sprendimai yra praeityje įsimintos informacijos pasekmė, tad trigerinės schemos dar vadinamos sekvencinėmis (lotyniškai sequentio pasekmė). Ir angliškai trigerinės loginės schemos dažniausiai apibrėžiamos sąvoka sequential logic.

 

 

KOMBINACINĖS IR TRIGERINĖS SCHEMOS.

ATMINTIES LĄSTELĖ

 

 

Šiame skyriuje sudarysime kombinacinių ir trigerinių schemų struktūrines schemas ir aptarsime jų ypatybes. Sudarysime elementariosios atminties ląstelės schemą ir išsiaiškinsime jos veikimą.

 

 

Kombinacinės ir trigerinės loginės schemos

 

Kombinacinių loginių schemų struktūrinė schema

 

Jau minėjome, kad kombinacinių loginių schemų išėjimų signalus nustato tik tuo metu veikiantys įėjimo signalai. Griežtai kalbant, šis apibrėžimas galioja tik idealioms kombinacinėms schemoms, nevėlinančioms loginių signalų. Realiose kombinacinėse schemose išėjimo signalai šiek tiek vėluoja įėjimo signalų atžvilgiu. Tai matyti iš realios kombinacinės schemos struktūrinės schemos, parodytos 1 paveiksle. Šiame paveiksle ideali kombinacinė schema nevėlindama įėjimo signalų I1, I2, ..., In įvykdo schemos nustatytas logines funkcijas F1, F2, ..., Fm. Kiekvieno naujo įėjimo signalų derinio nustatytos šių funkcijų reikšmės pasiekia realios kombinacinės schemos išėjimus tik po tam tikrų vėlinimo laikų Dt1, Dt2, ..., Dtm . Vėlinimo laikas Dti tai funkcijos fi naujos reikšmės didžiausias vėlinimo laikas; jis atitinka tą įėjimo signalų derinį, kuriam veikiant Dti yra maksimalus.

Pateiksime įsimintiną apibrėžimą:

 

1 pav. Realios kombinacinės loginės schemos

struktūrinė schema

 

f tai F po Dt .

Žodinė šio apibrėžimo interpretacija būtų tokia: f tai nauja (atitinkanti naują įėjimo signalų derinį) loginės funkcijos F reikšmė, kuri pasieks realios schemos išėjimą tik po laiko Dt. Kol laikas Dt nesibaigė, schemos išėjime dar yra ši loginės funkcijos reikšmė f ; pasibaigus vėlinimo laikui šią funkcijos reikšmę f pakeis kita funkcijos reikšmė F.

Aptartosios sąvokos nėra dažnai taikomos, kai kalbama apie kombinacines schemas, tačiau jos yra pamatinės, aiškinant trigerinių loginių schemų veikimą. Svarbu dar ir tai, kad šios sąvokos padeda pastebėti panašumą tarp realių kombinacinių schemų ir trigerinių schemų.

Po laiko Dt > Dtimax realios kombinacinės schemos išėjimuose nusistovi stabilios, nekintančios iki kito įėjimo signalų derinio, loginių funkcijų reikšmės

fi (I1, I2, ..., In) = Fi (I1, I2, ..., In).

Kombinacinės loginės schemos dirbs be klaidų, jei nauji signalų deriniai jų įėjimuose atsiras tik po to, kai schemos išėjimuose nusistovės stabilios loginių funkcijų reikšmės, tai yra, bent po laiko Dtimax .

 

Trigerinių loginių schemų struktūrinės schemos

 

Aptardami trigerines schemas vietoje gana ilgo termino " trigerio ar trigerinės schemos išėjimų signalų reikšmės" naudosime trumpesnį plačiai taikomą terminą "trigerio ar trigerinės schemos išėjimų būviai".

Trigerinių, arba sekvencinių, loginių schemų išėjimų būvius nustato ne tik tuo metu veikiantys išoriniai įėjimų signalai, bet ir grįžtamojo ryšio signalai, kurie priklauso nuo schemos atminties įtaisų būvių. Dažnai išoriniai įėjimų signalai vadinami pirminiais įėjimų signalais (angl. external, arba primary, inputs), o grįžtamojo ryšio vidiniais, arba antriniais, įėjimų signalais (angl. feedback signals, state, arba secondary, inputs).

Skiriamos sinchroninės ir asinchroninės trigerinės loginės schemos (angl. synchronous or clock mode sequential logic; asynchronous sequential logic).

Sinchroninės trigerinės loginės schemos struktūrinė schema parodyta 2 paveiksle. Reikėtų įsidėmėti į šią schemą įrašytus terminus. Įvairius įėjimo signalų pavadinimus jau aptarėme. Periodinius sinchronizuojančius arba, valdančiuosius, signalus (angl. control inputs) sukuria sistemos sinchronizuojančiųjų impulsų generatorius, arba sistemos valdantysis generatorius (angl. system clock).

 

2 pav. Sinchroninės trigerinės loginės schemos struktūrinė schema

 

Sinchroninėse trigerinėse loginėse schemose dažniausiai naudojami atminties įtaisai yra dinaminiai trigeriai, kurie gali keisti savo būvius tik sinchronizuojančiojo impulso priekinio fronto metu. Tai reiškia, kad kombinacinės loginės schemos sukurti žadinimo signalai nekeičia dinaminių trigerių būvių iki sinchronizuojančiojo impulso priekinio fronto, tai yra kito takto pradžios. Tik po to žadinimo, arba kito būvio signalai, tampa trigerių šių būvių signalais schemos išėjimuose. Patekę į kombinacinės schemos įėjimus kaip grįžtamojo ryšio signalai, jie kartu su išoriniais įėjimų signalais formuoja naujus žadinimo signalus.

Sinchronines trigerines logines schemas patogu projektuoti suskaidant laiką į taktus ir aprašant įvykius schemoje kiekvieno takto metu. Šios schemos dirba be klaidų, jei tenkinami du reikalavimai:

prieš prasidedant kiekvienam naujam taktui, schema turi būti stabiliame būvyje: turi nekįsti įėjimo signalai ir būti nusistovėję loginiai lygiai ir kombinacinių schemų, ir trigerių išėjimuose;

po kiekvieno naujo takto pradžios, išoriniai įėjimo signalai nors trumpą laiką turi išlikti nepakitę.

Laikas prieš kiekvieno takto pradžią (3 pav.) vadinamas parengties, arba nustatymo, laiku tsu (angl. setup time), laikas po kiekvieno takto pradžios įtvirtinimo, arba išlaikymo, laiku (angl. hold time).

3 pav. Sinchroninių trigerinių schemų parengties (tsu) ir įtvirtinimo laikai (th)

 

Asinchroninės trigerinės loginės schemos struktūrinė schema skirtųsi nuo 2 paveikslo schemos tik tuo, kad joje nebūtų sinchronizuojančių signalų. Asinchroninės trigerinės loginės schemos veikia be klaidų, jei, prieš paduodant kiekvieną išorinį įėjimo signalą, schemoje visi būviai esti nusistovėję, ir tuo pat metu keičiasi tik vieno iš išorinių įėjimų signalas.

Asinchronines trigerines schemas projektuoti sunkiau, todėl jos naudojamos tik tuomet:

kai sinchroninės schemos yra nepakankamai sparčios;

kai schema apdoroja pavienius neperiodinius ir nesinchronizuotus loginius signalus;

kai dėl kokių nors priežasčių (pavyzdžiui, ribotos autonominio maitinimo šaltinio galios) sinchronizuojančių signalų neformuoja.

Trigerinės loginės schemos dažnai vadinamos sinchroniniais arba asinchroniniais (nelygu kokia trigerinė schema) būvių automatais. Kartais vartojamas ir kitas terminas sinchroniniai arba asinchroniniai būvių generatoriai (angl. synchronous arba asynchronous state machine).

 

 

Dviejų stabilių būvių atminties ląstelė

 

 

Dviejų stabilių būvių atminties ląstelė kiekvieno trigerio svarbiausioji dalis. Sudarysime šios ląstelės elektrinę principinę ir loginę schemas, išsiaiškinsime jų veikimą ir ypatybes.

4 pav. Pirmasis dviejų būvių atminties ląstelės schemos variantas

Dviejų būvių atminties ląstelės schemą sudaro du varžinio stiprintuvo laipsniai, kuriuose sudarytas teigiamas grįžtamasis ryšys tarp antrojo laipsnio išėjimo ir pirmojo laipsnio įėjimo (9.4 pav.).

Šią schemą galima apibūdinti ir taip: tai dviejų laipsnių stiprintuvas, kurio kiekvieno laipsnio išėjimas sujungtas su kito laipsnio įėjimu. Tačiau dažniausiai teikiamas šitoks apibrėžimas: tai du varžinio stiprintuvo laips-

5 pav. Pagrindinė atminties ląstelės schema

niai, kuriuose sudarytas kryžminis grįžtamasis ryšys tarp išėjimų ir įėjimų.

Pagal šį paskutinįjį aprašymą perbraižyta 4 paveikslo schema parodyta 5 paveiksle. Galimi du ir tik du stabilūs šios schemos būviai. Tarkime, kad tranzistorius VT1 yra atviras. Tuomet atviro tranzistoriaus kolektoriaus žemas įtampos lygis palaiko uždarą tranzistorių VT2. Aukštas uždaro tranzistoriaus VT2 kolektoriaus įtampos lygis palaiko atvirą tranzistorių VT1. Toks būvis atviras VT1 ir uždaras VT2 yra stabilus ir gali trukti tol, kol neišjungsime maitinimo įtampos.

Galimas ir kitas stabilusis būvis, kai atviras yra tranzistorius VT2. Tuomet žemas šio tranzistoriaus kolektoriaus įtampos lygis laiko uždarą tranzistorių VT1, o šio aukštas kolektoriaus įtampos lygis atvirą tranzistorių VT2. Ir šis būvis uždaras VT1 ir atviras VT2 trunka tol, kol neišjungiama maitinimo įtampa.

Būvis, kai abu tranzistoriai uždari, negalimas, nes bet kurio uždaro tranzistoriaus aukštas kolektoriaus įtampos lygis tuojau pat atidarytų kitą uždarą tranzistorių.

Būvis, kai abu tranzistoriai praviri, galimas, bet nestabilus, nes mažiausias bet kurio tranzistoriaus kolektoriaus įtampos ar srovės pokytis nustato vieną iš stabiliųjų schemos būvių. Aptarkime, kaip tai vyktų. Abu tranzistoriai gali būti praviri tik tuomet, kai jais teka nekintančios vienodo stiprumo srovės. Tarkime, kad kažkuriuo laiko momentu tranzistoriaus VT1 srovė šiek tiek padidėjo. To priežastis gali būti net ir chaotiškas sudarančių srovę elektronų judėjimas. Padidėjusi VT1 kolektoriaus srovė šiek tiek padidina įtampos kritimą rezistoriuje R1, todėl VT1 kolektoriaus įtampa truputį sumažėja ir pridaro tranzistorių VT2, o tai, savo ruožtu, padidina jo kolektoriaus įtampą. Padidėjusi VT2 kolektoriaus įtampa dar labiau stiprina tranzistoriaus VT1 srovę ir mažina jo kolektoriaus įtampą. Šitoks griūties procesas labai greitai tranzistorių VT1 įsotina, o tranzistorių VT2 uždaro schema pereina į vieną iš dviejų stabiliųjų būvių.

Tranzistorių kolektorių įtampos visuomet esti inversinės viena kitos atžvilgiu: atvirojo tranzistoriaus kolektoriaus įtampos lygis ir loginis lygis yra žemas, uždarojo aukštas.

6 pav. Dviejų būvių atminties

ląstelės loginė schema