_WELCOMETO Radioland

Главная Схемы Документация Студентам Программы Поиск Top50  
Поиск по сайту



Навигация
Главная
Схемы
Автоэлектроника
Акустика
Аудио
Измерения
Компьютеры
Питание
Прог. устройства
Радио
Радиошпионаж
Телевидение
Телефония
Цифр. электроника
Другие
Добавить
Документация
Микросхемы
Транзисторы
Прочее
Файлы
Утилиты
Радиолюб. расчеты
Программирование
Другое
Студентам
Рефераты
Курсовые
Дипломы
Информация
Поиск по сайту
Самое популярное
Карта сайта
Обратная связь

Студентам


Студентам > Рефераты > Микросхемо-техника. Схема контроля дешифратора на три входа

Микросхемо-техника. Схема контроля дешифратора на три входа

Страница: 2/6

2.1.2 Расчет промежуточного блока

          Промежуточный блок состоит из двух под блоков, эти блоки полностью аналогичны. В промежуточный блок поступают сигналы E1,E2,S1 и S2  с элементов выходного блока,

после логических операций, в промежуточном блоке на выходах формируются сигналы E и S. Для логического расчета выходных сигналов, можно рассмотреть один из под блоков схемы.

Табл.2, по данным в таблицы истинности, строятся карты Карно, а из карт можно получить следующие формулы:

Формула для сигнала E:

E=E1+E2+S1ŸS2

          Формула для сигнала S:

          S=E1+E2+S1+S2=A0B0+A1B1+A1+B1+A2+B2=A0+B0+A1+B1=S1+S2

Таблица 2.

Таблица истинности промежуточного блока и карты Карно для сигналов Е и S.

                                                     Карта Карно

    для сигнала E

E1

S1

E2

S2

E

S

 

 

S1

 

S1

 

 

 
0

0

0

0

0

0

 

E1

1

1

X

X

E2

 
0

0

0

1

0

1

v

 

X

1

X

X

E2

 
0

0

1

0

X

X

 

E1

X

1

1

X

 

 
0

0

1

1

1

1

 

 

 

1

 

 

E2

 
0

1

0

0

0

1

v

 

S2

S2

 

S2

 

 
0

1

0

1

1

1

 

 

 

 

 

 

 

 
0

1

1

0

X

X

 

 

Карта Карно

 

 

 

 

 
0

1

1

1

1

1

 

 

для сигнала S

 

 

 

 

1

0

0

0

X

X

 

 

 

 

 

 

 

 
1

0

0

1

X

X

 

 

S1

 

S1

 

 

 
1

0

1

0

X

X

 

E1

1

1

X

X

E2

 
1

0

1

1

X

X

 

 

X

1

X

X

E2

 
1

1

0

0

1

1

 

E1

X

1

1

X

 

 
1

1

0

1

1

1

 

 

1

1

1

 

E2

 
1

1

1

0

X

X

 

 

S2

S2

 

S2

 

 
1

1

1

1

1

1